परमाणु ऊर्जा विज्ञान और विद्युत उत्पादन प्रौद्योगिकी जर्नल

वेरिलॉग एचडीएल का उपयोग करके एफएसएम आधारित 32-बिट अनसाइनड पाइपलाइन मल्टीप्लायर का एक कुशल डिजाइन

हेमा चित्रा * , आर धनसेकरन, वी राज्य गणेश और प्रीति मधेशिया

यह शोधपत्र FSM आधारित 32-बिट पाइपलाइन गुणक में संशोधन दर्शाता है। यह कैरी प्रसार विलंब को कम करने के लिए 32-बिट FSM आधारित पाइपलाइन गुणक में रिपल कैरी एडर्स (RCA) के स्थान पर कैरी लुक अहेड एडर्स (CLA) और कैरी सेलेक्ट एडर्स (CSA) का उपयोग करता है। प्रस्तावित हार्डवेयर डिज़ाइन गुणन प्रक्रिया के लिए शिफ्ट और ऐड एल्गोरिदम पर आधारित है। हमारे सुझाए गए पाइपलाइन गुणक डिज़ाइन ने एडर को कम कर दिया है और अधिकतम ऑपरेटिंग आवृत्ति को बढ़ाने और हार्डवेयर संसाधनों को कम करने के लिए आंशिक उत्पाद को क्रमिक रूप से जोड़ा है। संश्लेषण रिपोर्ट से पता चलता है कि संशोधित FSM आधारित 32-बिट पाइपलाइन गुणक में FSM आधारित पाइपलाइन गुणक की तुलना में कम विलंब, तार्किक संसाधनों का कम उपयोग होता है। सिमुलेशन Xilinx Vivado 2017.4 (Verilog HDL) में किया गया था।

प्रस्तावित डिज़ाइन आंशिक उत्पाद जोड़ प्रक्रिया के लिए कैरी सेलेक्ट एडर को इंस्टेंटिएट करता है, कैरी सेलेक्ट एडर रिपल कैरी एडर से तेज़ है। देरी और शक्ति के बीच व्यापार, मौजूदा विधि की तुलना में देरी कम हो गई है और शक्ति बढ़ गई है। प्रस्तावित विधि का उपयोग उच्च गति वाले पाइपलाइन गुणन ऑपरेशन के लिए किया जा सकता है।